MUHAMMAD ARYA DIWA

DAFTAR ISI

Jurnal Percobaan 2

1. Proteus Versi 8.13

2. IC 74LS47

3. Power Supply

4. Ground

5. 7 Segment Coomon Anoda

6. SW-PSDT

Gambar Percobaan 2

Pada percobaan 2 yang menggunakan proteus dimana

7. Download File [Kembali]

Download HTML [klik]

Download Rangkaian [klik]

Download Video Rangkaian [klik]

Praktikum Sistem Digital: Modul 4 [Laporan Akhir Percobaan 1]

DAFTAR ISI

Jurnal Percobaan 1

Gambar 1.1 Module D'Lorenzo

1. Panel DL 2203C.

2. Panel DL 2203D.

3. Panel DL 2203S.

4. Jumper.

Gambar Rangkaian Percobaan 1

Pada percobaan 1, dilakukan penghubungan jumper sesuai dengan prosedur pada modul. Lalu sumber di aktifkan. Untuk kondisi pertama dilakukan penerapan shift register SISO dengan mengaktifkan switch. Lalu pada kondisi kedua dilakukan pada shift register tipe SIPO dengan melakukan fall time ketika mengirimkan data. Pada kondisi ketiga dengan jenis PISO dilakukan dengan perubahan switch secara serentak dengan tujuan menderetkan output secara langsung lalu mengirimkan secara bergantian. Dan yang terakhir, dengan jenis PIPO dilakukan perubahan switch secara serentak dua kali menandakan data disimpan dan dikirim dalam waktu yang sama tanpa bergantian.

.1. Analisa outputnya yang dihasilkan tiap tiap kondisi? Apakah hasil yang didapatkan sesuai teori? Jelaskan!

Jawab:

Pada percobaan 1, dilakukan pada modul DLorenzo dimana percobaannya berupa menguji dari shift register. Dalam percobaan, data yang didapatkan sesuai dengan teori dimana 4 kondisi dilakukan menyesuaikan dengan 4 jenis dari shift register yaitu Serial in Serial out (SISO), Paralel in Serial Out (PISO), Serial in Paralel Out (SIPO), dan Paralel in Paralel Out (PIPO) dengan memvariasikan switch tiap kondisi.

2. Analisalah pengaruh AND pada rangkaian. Jika inputan clock langsung dihubungkan ke clock flip-flop dan tidak menggunakan gerbang AND, kira-kira apa bagaimana outputnya? Apakah sama? analisalah hal tersebut!

Jawab:

Pada percobaan 1, jika clock langsung terhubung ke flip-flop maka tidak memberi dampak apa apa (sama) karena clock akan berkerja sesuai pada prinsipnya, namun jika pada gerbang AND yang menggabungakan clock dengan switch dan switch tersebut diberi logika 0 (tidak aktif) maka clock tidak akan berjalan dan shift register tidak terjadi. Hal ini terjadi karena prnsip dari gerbang logika AND, Sehungga pengaruh AND atau tidaknya bergantung pada kondisi switch yang terhubung.

7. Download File [Kembali]

Download HTML [klik]
Download Rangkaian [klik]
Download Video Rangkaian[klik]

Senin, 25 November 2024

Tugas Pendahuluan Modul 4 Sistem Digital Percobaan 2

[Kembali ke Menu Sebelumnya]

DAFTAR ISI

1. Kondisi

2. Gambar Rangkaian

3. Video Simulasi

5. Link Download

MODUL 4

Shift Register dan Seven Segment

1. Kondisi [Daftar Isi]

Pada percobaan 2, kami memilih kondisi 3 yakni:

Buatlah rangkaian seperti gambar percobaan 2 dengan menggunakn IC 74249 dan LED Kuning.

2. Gambar Rangkaian [Daftar Isi]

Gambar 2.1 Rangkaian Sebelum Dijalankan

Gambar 2.2 Rangkaian Setelah Dijalankan

3. Video Simulasi [Daftar Isi]

4. Prinsip Kerja Rangkaian [Daftar Isi]

Pada rangkaian percobaan praktikum kali ini menggunakan IC 74LS249 yang dimana memiliki kaki inputan berupa pin kaki A, B, C, D, BI/RBO, RBI serta LT yang masing-masingnya terhubung ke saklar dan juga terdapat kaki output berupa QA, QB, QC, QD, QE, QF dan QG
Pin RBI (Ripple Blanking Input) aktif ketika diberi inputan Aktif-Low dan apabila aktif, maka akan menahan data input (disable input), sehingga seluruh pin output akan berlogika High dan hanya terjadi pada kondisi ketika semua inputan A - D bernilai 0.
Lalu untuk pin LT (Lamp Test) aktif ketika diberi inputan logika 0, yang dimana akan membuat semua output akan berlogika Low.
Untuk kaki pin A, B, C dan D merupakan input yang terhubung langsung dengan output QA - QG, lalu untuk kaki pin BI/RBO (Ripple blanking Output) berfungsi menahan data output (disable output) dimana akan aktif jika diberi inputan Aktif-Low, sehingga seluruh pin output akan berlogika High.

5. Link Download [Daftar Isi]

Unduh HTML blog ini di sini

Unduh file simulasi rangkaian di sini

Unduh video praktikum di sini

Tugas Pendahuluan Modul 4 Sistem Digital Percobaan 1

[Kembali ke Menu Sebelumnya]

DAFTAR ISI

1. Kondisi

2. Gambar Rangkaian

3. Video Simulasi

5. Link Download

MODUL 4

Shift Register dan Seven Segment

1. Kondisi [Daftar Isi]

Pada percobaan 1, kami memilih kondisi 6 yakni:

Buatlah rangkaian seperti gambar percobaan 1 dengan output menjadi 8 bit

2. Gambar Rangkaian [Daftar Isi]

Gambar 2.1 Rangkaian Sebelum Dijalankan

Gambar 2.2 Rangkaian Setelah Dijalankan

3. Video Simulasi [Daftar Isi]

4. Prinsip Kerja Rangkaian [Daftar Isi]

Pada rangkaian percobaan 1 kondisi 6, membuat rangkaian seperti di gambar modul dengan mengubah output menjadi 8 bit. Untuk satu bit disimbolkan dengan satu dlip-flop, maka untuk menjadikan 8 bit maka menggunakan 8 buah flip-flop, Rangkaian ini merupakan rangkaian Serial In Serial Out (SISO) karena hanya memiliki satu jalur untuk input dan output.
Pada rangakaian percobaan dimana kaki R dan S tidak aktif karena diberi logika 1 (High), sehingga output dikendalikan oleh J dan K dengan syarat CLK harus terhubung ke clock. Kaki J dan K dihubungkan ke saklar 10, untuk Kaki J langsung terhubung ke saklar sedangkan kaki K diberi gerbang NOT, ini bertujuan agar flip-flop dapat memberikan kondisi setiap perubahan dari saklar. Kaki CLK pada masing-masing flip-flop dihubungkan ke gerbang NOT, dimana kaki pertama gerbang NOT terhubung ke inputan saklar sedangkan kaki kedua gerbang NOT dihubungkan ke clock, sehingga seriap detk akan terjadi pergeseran clock dari kiri ke kanan.

5. Link Download [Daftar Isi]

Unduh HTML blog ini di sini

Unduh file simulasi rangkaian di sini

Unduh video praktikum di sini

MODUL 4 PRAKTIKUM SISTEM DIGITAL

4.1 Percobaan 1 Kondisi 6

DAFTAR ISI

1. Tujuan

2. Alat yang Digunakan

3. Dasar Teori

4. Tugas Pendahuluan

5. Percobaan

Percobaan ...

MODUL 4

Shift Register dan Seven Segment

1. Tujuan [Kembali]

Merangkai dan menguji Shift Register

Merangkai dan menguji aplikasi Shift Register pada Seven Segment

2. Alat yang Digunakan[Kembali]

Gambar 1.1 Module D'Lorenzo

1. Panel DL 2203C.

2. Panel DL 2203D.

3. Panel DL 2203S.

4. Jumper.

3. Dasar Teori [ Kembali]

3.1. Shift Register

Register geser (shift register) merupakan salah satu piranti fungsional yang banyak digunakan dalam sistem digital. Tampilan pada layar kalkulator dimana angka bergeser ke kiri setiap kali ada angka baru yang diinputkan menggambarkan karakteristik register geser tersebut. Register geser ini terbangun dari flip-flop. Register geser dapat digunakan sebagai memori sementara, dan data yang tersimpan didalamnya dapat digeser ke kiri atau ke kanan. Register geser juga dapat digunakan untuk mengubah data seri ke paralel atau data paralel ke seri. Ada empat tipe register yang dapat dirancang dengan kombinasi masukan dan keluaran dan kombinasi serial atau paralel :

1. Serial in serial out (SISO)

Pada register SISO, jalur masuk data berjumlah satu dan jalur keluaran juga berjumlah satu. Pada jenis register ini data mengalami pergeseran, flip flop pertama menerima masukan dari input, sedangkan flip flop kedua menerima masukan dari flip flop pertama dan seterusnya.

Gambar 4.1 Serial In Serial Out

2. Serial in paralel out (SIPO)

Register SIPO, mempunyai satu saluran masukan saluran keluaran sejumlah flip flop yang menyusunnya. Data masuk satu per satu (secara serial) dan dikeluarkan secara serentak (secara paralel). Pengeluaran data dikendalikan oleh sebuah sinyal kontrol. Selama sinyal kontrol tidak diberikan, data akan tetap tersimpan dalam register.

Gambar 4.4 Serial In Paralel Out

3. Paralel In Serial Out (PISO)

Register PISO, mempunyai jalur masukan sejumlah flip flop yang menyusunnya, dan hanya mempunyai satu jalur keluaran. Data masuk ke dalam register secara serentak dengan di kendalikan sinyal kontrol, sedangkan data keluar satu per satu (secara serial).

Gambar 4.4 Paralel In Serial Out

4. Paralel In Paralel Out (PIPO)

Register PIPO, mempunyai jalur masukan dan keluaran sesuai dengan jumlah flip flop yang menyusunnya. Pada jenis ini data masuk dan keluar secara serentak.

Gambar 4.4 Paralel In Paralel Out

3.1. Seven Segment

Piranti tampilan modern disusun sebagai pola 7-segmen atau dot matriks. Jenis 7segmen, sebagaimana namanya, menggunakan pola tujuh batang yang disusun membentuk angka 8 seperti ditunjukkan pada gambar 3.1. Menurut kesepakatan, huruf-huruf yang diperlihatkan dalam Gambar 3.1 ditetapkan untuk menandai segmen-segmen tersebut. Dengan menyalakan beberapa segmen yang sesuai akan dapat diperagakan digit-digit dari 0 sampai 9, juga bentuk huruf A sampai F (heksadesimal).

Sinyal input dari switches tidak dapat langsung dikirimkan ke peraga 7segmen, sehingga harus menggunakan decoder BCD ke 7-segmen sebagai antar muka. Decoder ini terdiri dari gerbang-gerbang logika yang masukannya berupa digit BCD dan keluarannya berupa saluran-saluran untuk mengemudikan tampilan 7-segmen.

Gambar 4.5 Rangkaian Seven Segment Common Katoda

Gambar 4.6 Rangkaian Seven Segment Common Anoda

4. Tugas Pendahuluan [Kembali]

4.2 Percobaan 2 Kondisi 3

5. Prosedur Percobaann [Kembali]

5.1 Percobaan 1

5.3 Percobaan 3

Selasa, 29 Oktober 2024

Praktikum Sistem Digital: Modul 3 [Laporan Akhir Percobaan 1]

DAFTAR ISI

Jurnal Percobaan 1

Gambar 1.1 Module D'Lorenzo

1. Panel DL 2203C.

2. Panel DL 2203D.

3. Panel DL 2203S.

4. Jumper.

Gambar Rangkaian Sebelum Dijalankan

Prinsip kerja pada rangkaian 1, setelah semua terhubung sesuai dengan gambar, maka ketika akan dijalankan sumber akan memasuki beberapa inputan IC 74LS112 yang dimana inputan pada JK akan didapat dari sumber [membentuk T-flip-flop]. Lalu SR nya juga terhubung dengan sumber yang dimana akan membentuk kondisi toogle. Sehingga jika inputan clock masuk akan membentuk sistem counting berdasarkan pengambilan ouput dari IC sebelumnya (antara Q atau Q bar) yang menenentukan tipe dari counter tersebut.

1. Analisa apa yang terjadi pada rangkaian percobaan 1 ketika input SR nya dihubungkan ke ground ketika SR aktif low ?

Jawab:

Pada rangkaian percobaan 1, dengan komponen flip-flop JK 74LS112 yang dipasang secara serial dengan inputan clock dan JK inputannya disatukan sehingga membentuk kondisi. T-Flip-Fliop. Untuk inputan SR yang tipe aktif low jika diberi inputan yang terhubung dengan ground (logika 0). Maka menghasilkan ouput pada Q dari tiap flip-flop adalah logika 1. Hal ini dikarenakan jika SR aktif low yang mana akan aktif ketika diberi inputan 0 sehingga output akan bergantung pada inputan JK atau T (akibat input JK yang digabung). Hal ini berlaku karena inputan JK berlogika 1 (terhubung dengan sumber/power), apabila kita hubungkan JK dengan ground yang mana membentuk logika 0. Maka output pada logic probe akan berlogika 0 pula.

Pada rangkaian perocbaan 1 yang merupakan rangkaian counter asynchronus yang memanfaatkan IC Flip-flop JK tipe 74LS112 yang dimana proses counting dimulai dengan inputan awal clock lalu 3 IC flip-flop selanjutnya akan mendapatkan clock hasil output dari flip flop sebelumnya. Maka terciptalah counter up yang melakukan perhitungan dari desimal terendah ( angka 0) ke tertinggi (16) atau pada biner bermula dari bit 0000 hingga bit 1111. Pada rangkaian ini juga dapat dianalisa melalui timing diagram yang ada pada jurnal dimana tiap output flip-flop akan bergantung pada clock IC flip-flop sebelumnya. Hal ini dapat terjadi jika SR diberi input logika 1 pada aktof low dan JK inputan logika 1 sehingga nilai akan bergantung pada clock yang diberikan.

2. Apa yang terjadi jika output Q bar masing-masing flip flop dihubungkan ke input clock flip flop selanjutnya ?

Jawab:

Pada percobaan 1, yang merupakan rangkaian counter asynchronous dengan tipe counter up, pada awalnya dicirikan pada inputan clock pada IC flip-flop selanjutnya (2, 3, dst.) berawal dari nilai output Q̅ dan IC flip-flop sebelumnya. Namun apabila output yang dicounter beranjak clock pada flip-flop selanjutnya adalah Q̅ bar (Q̅) yang merupakan complement dari Q, sehingga jika pada Q̅ berlogika 1, Q̅ akan berlogika 0 dan sebaliknya. Sehingga pada rangkaian membentuk rangkaian counter down yang berarti perhitungan dimulai dari nilai tertinggi yang ditampilkan n-bit (pada praktikum digunakan 4 bit) sehingga pada rangkaian atau dicatakan dimulai dari bttt 1111 (desimal 15) hingga btt 0000 (desimal 0).

7. Download File [Kembali]

Download HTML [klik]
Download Rangkaian [klik]
Download Video Rangkaian[klik]
Download Datasheet 74LS112[klik]

Praktikum Sistem Digital: Modul 3 [Laporan Akhir Percobaan 3]

DAFTAR ISI

Jurnal Percobaan 3a

Jurnal Percobaan 3b

1. Proteus Versi 8.13

2. IC 74LS112

3. Power Supply

4. Ground

5. Logic Probe

6. SW-PSDT

Gambar Percobaan 3a

Gambar Percobaan 3b

Prinsip kerja dari percobaan 3a, dimana menggunakan 2 IC counter yaitu 74192 dan 74193 yang terhubung dengan 8 switch tipe SPDT (Single pole double throw) yang terhubung pula dengan sumber daya dan gorund. Yang terhubung sumber akan dianggap logika satu (indikator logic berwarna merah), sementara yang terhubung dengan ground akan berlogika nol (indikator logic berwarna biru). Ketika akan dijalankan switch akan mempengaruhi dari ouput yang dihasilkan kedua IC nantinya, dimana Switch 4 teratas merupakan data yang menggambarkan inisialisasi dari output ketika dalam kondisi hold atau tidak mengalami counting. Sementara 4 switch terbawah terhubung untuk menentukan tipe dari counternya (antara counter up atau counter down).