MODUL 4
Shift Register dan Seven Segment
1. Kondisi [Daftar Isi]
Pada percobaan 1, kami memilih kondisi 6 yakni:
- Buatlah rangkaian seperti gambar percobaan 1 dengan output menjadi 8 bit
Gambar 2.1 Rangkaian Sebelum Dijalankan
Gambar 2.2 Rangkaian Setelah Dijalankan
- Pada rangkaian percobaan 1 kondisi 6, membuat rangkaian seperti di gambar modul dengan mengubah output menjadi 8 bit. Untuk satu bit disimbolkan dengan satu dlip-flop, maka untuk menjadikan 8 bit maka menggunakan 8 buah flip-flop, Rangkaian ini merupakan rangkaian Serial In Serial Out (SISO) karena hanya memiliki satu jalur untuk input dan output.
- Pada rangakaian percobaan dimana kaki R dan S tidak aktif karena diberi logika 1 (High), sehingga output dikendalikan oleh J dan K dengan syarat CLK harus terhubung ke clock. Kaki J dan K dihubungkan ke saklar 10, untuk Kaki J langsung terhubung ke saklar sedangkan kaki K diberi gerbang NOT, ini bertujuan agar flip-flop dapat memberikan kondisi setiap perubahan dari saklar. Kaki CLK pada masing-masing flip-flop dihubungkan ke gerbang NOT, dimana kaki pertama gerbang NOT terhubung ke inputan saklar sedangkan kaki kedua gerbang NOT dihubungkan ke clock, sehingga seriap detk akan terjadi pergeseran clock dari kiri ke kanan.
Unduh HTML blog ini di sini
Unduh file simulasi rangkaian di sini
Unduh video praktikum di sini
.jpeg)
Tidak ada komentar:
Posting Komentar