1. Proteus Versi 8.13
2. IC 74LS112
3. IC 7474
6. Logic Probe
3. Rangkaian Simulasi[Kembali]
4. Prinsip Kerja Rangkaian[Kembali]
Pada percobaan 1 yang dilakukan pada proteus, digunakan 2 macam IC, yaitu IC 74LS112 dan IC 7474 dimana, dimana IC 74LS112 sebagai JK Flip Flop dan IC 7474 sebagai D Flip Flop. lalu digunakan 6 SW-SPDT (switch-single pole double throw) sebagai penentuan inputan. Dengan inputan 1 yang terhubung dengan sumber, dan inputan 0 yang terhubung dengan ground. Dan juga akan dilakukan variasi dengan inputan Clk pada kondisi 3. Lalu hubungkan ke enam Switch tadi dengan keterangan sebagai berikut:
- B6 = Clk pada DFF
- B5= D pada DFF
- B4= Inputan K pada JK FF
- B3 =Inputan CK pada JK FF
- B2= Inputan J pada JK FF
- B1= Inputan S (Preset) dalam aktif low
- B0= Inpuran R (CLR) dalam aktif low
Lalu dijalankan dengan inputan sesuai jurnal yang diberikan.
1. Analisa Input dan output masing masing kondisi sesuai jurnal
Jawab:
Pada percobaan 1 dikatakan pada modul D'Lorenzo dimana dilakukan percobaan sebanyak 7 kali hingga tercipta beberapa kondisi dengan variasi inputan yang berbeda. Pada kondisi 1 - 7 terdapat beberapa inputan untuk JK flip - flop dan D flip-flop. Dimana konfigurasi inputan dari percobaan yaitu:
B6 = Clk pada DFF
B5= D pada DFF
B4= Inputan K pada JK FF
B3 =Inputan CK pada JK FF
B2= Inputan J pada JK FF
B1= Inputan S (Preset) dalam aktif low
B0= Inpuran R (CLR) dalam aktif low
Pada percobaan 1 pada kondisi 1 dilakukan dengan dimana inputan B1 berlogika 1 dab B0 berlogika 0. Dikarenakan inputan kaki R dan S altif low, sehingga yang akan aktif adalah pada kaki R (B0) sehingga ouputnya pada Q akan berlogika 0 dan Q' akan berlogika 1 atau dikenal dengan kondisi reset.
Pada kondisi 2 merupakan kebalikan dari kondisi 1 dimana kali ini input S (B1) yang berlogika 0 dan R (B0) berlogika 1 . SEhingga tercipta kondisi "Set" dimana ouput Q akan berlogika 1 dan Q' akan berlogika 0. Kedua kondisi ini akan mengabaikan inputan lainnya. Dan pada kedua kondisi ini yang terjadi pada D Flip Flop akan menghasilkan output yang sama dengan JK Flip-flop.
Pada kondisi 3, input R-S diberi logika 0 dengan mengabaikan inputan lainnya, sehingga terjadi kontradiksi pada outputnya dimana Q' dan Q berlogika 1 (hal ini akibat kedua kaki input berupa aktif low). Ini dinamakan kondisi terlarang (race time).
Pada Kondisi 4 hingga 7, kaki input R-S yang berlogika 1, sehingga akan berada pada posisi hold (tetap). Lalu akan bergantung pada input B2-B6 pada JK FF dan DFF.
Pada kondisi 4, dengan inputan
B6= 1
B5= 0
B4= 0
B3= Clk
B2= 0
B1= 1
B0= 1
dengan hal tersebut, pada JK FF akan menghasilkan output Q=0 dan Q' begitu pula pada DFF dengan output yang sama.
Pada kondisi 5:
B6= 1
B5= 1
B4= 1
B3= Clk
B2= 0
B1= 1
B0= 1
Dengan inputan tersebut, dihasilkan output yang berlawanan dengan kondisi 4 pada DFF dimana outputnya Q=0 dan Q'=1. Namun pada JK FF memiliki output yang sama dengan kondisi 4 (hold). Hal ini karena DFF perlu adanya trigger untuk menghasilkan output yang stabil.
Pada kondisi 6:
B6= 1
B5= 1
B4= 1
B3= Clk
B2= 0
B1= 1
B0= 1
dengan inputan seperti di atas, akan memiliki ouput yang berlaawanan dengan kondisi 4 baik pada JK FF ataupun DFF. Hal ini dikarenakan pada kaki J berlogika 1 dengan kondisi R-S tak aktif. Pada DFF logika D yang berarti tak aktif dan CLK aktif sehingga akan berlogika 1 ketika rise time.
Kondisi 7, seluruhnya di beri input logika 1 dengan B6 dan B5 tak dihubungkan pada DFF, menciptakan kondisi Toggle dimana akan membentuk output yang berlawanan dari output yang sebelumnya.
- Download HTML [klik]
- Download Rangkaian [klik]
- Download Video Rangkaian[klik]
.jpeg)
Tidak ada komentar:
Posting Komentar